`timescale 1ns / 1ps
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// Engineer: 
// 
// Create Date:    14:00:54 12/05/2024 
// Design Name: 
// Module Name:    Main 
// Project Name: 
// Target Devices: 
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// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module Main(
	input CP1,
	input Sd_1,
	input Rd_1,
	input J1,
	input K1,
	output Q1,
	output Q1_,
	
	input CP2,
	input Sd_2,
	input Rd_2,
	input J2,
	input K2,
	output Q2,
	output Q2_
    );

	JK JK1(CP1,J1,K1,Sd_1,Rd_1,Q1,Q1_);
	JK JK2(CP2,J2,K2,Sd_2,Rd_2,Q2,Q2_);

endmodule
